三态逻辑

（信息通讯）

在数字电路中，三态逻辑(英语:Three-state logic)允许输出端在0和1两种逻辑电平之外呈现高阻态，等效于将输出的影响从后级电路中移除。这允许多个电路共同使用同一个输出线(例如总线)。