实寻址高速缓存（physically addressing cache）。通过物理地址的索引位进行高速缓存寻址，并将物理地址中的标签位保存在高速缓存的标签阵列中。这种方式的缺点是在生成高速缓存寻址所需要的物理地址时，需要访问TLB或者页表进行地址翻译，因此TLB的访问时间会直接累加到高速缓存访问时间上。TLB通常被设计的容量较小，从而对其访问可以在若干处理器周期内完成。对TLB的访问时延与对L1高速缓存的访问延迟大致相等，因而将TLB的访问时延累加到L1高速缓存的访问时延，相当于将L1的高速缓存的访问时延增加为两倍，这会显著降低性能。另外两种缓存寻址的方法分别是虚拟寻址和混合寻址采用实（物理）地址方式寻址的高速缓存。